图1中所示电路为一款10 MHz至6 GHz宽带有源混频器，其中集成了用于直接连接基于频率合成器的低相位噪声本振(LO)的接口。

该电路提供了一款最佳解决方案，对于要求把频率转换成较高或较低频率的宽带应用具有极大的吸引力。该双芯片电路覆盖了较宽的LO频率范围，即35 MHz至4400 MHz。LO接口十分简单，采用无缝设计，无需巴伦、匹配网络和LO缓冲器。另外，借助混频器偏置调节功能，可以基于应用要求或输入信号大小，实现IP3、噪声系数和电源电流的优化。

ADF4351是一款宽带小数N分频和整数N分频锁相环PLL频率合成器，覆盖从35 MHz至4400 MHz的频率范围。该器件具有一个集成电压控制振荡器(VCO)，其基波频率范围为2200 MHz至4400 MHz。利用一组分频器可实现多倍频程操作。

ADL5801是一款高线性度、双平衡、有源混频器，集成一个LO缓冲器放大器，所支持的频率范围为10 MHz至6000 MHz。该混频器有一种偏置调节功能，可优化输入线性度、噪声系数和直流工作电流。图1所示电路有一个简单的LO接口，适用于需要宽带上变频或下变频的应用。接口覆盖的RF频率范围为35 MHz至4400 MHz。

ADF4351 PLL有一个差分LO输出接口，ADL5801针对差分LO驱动而优化。差分接口提供共模噪声抑制和偶数阶谐波消除功能。

正常情况下，建议在ADF4351的输出端口使用上拉偏置电感。该解决方案可输出更高的功率，但会限制器件的频率范围。标准评估板配有两个7.5 nH上拉电感，在500 MHz以上频率可发挥出最佳性能。在图1所示电路中，偏置电感被两个50 Ω的上拉电阻取代，以降低输出接口对频率的依赖性。这一变化导致输出功率下降；然而，ADL5801可以容忍这一限制，因为该器件的额定LO驱动电平低至−10 dBm。图2比较了器件在阻性和感性两种上拉网络条件下的输出功率。

阻性上拉网络代表着输出端100 Ω的额定差分阻抗，而ADL5801LO端口的差分输入阻抗为50 Ω。混频器LO路径中阻抗的不匹配并不会导致电路性能下降。然而，建议尽量缩短器件间连接走线的长度，以降低阻抗不匹配导致的影响。

以上描述的PLL混频器接口表现出优秀的宽带性能，如图3和图4所示。电路在3500 MHz以下频率可使输入IP3维持在25 dBm以上，在不超过4400 MHz的频率下则维持在23 dBm。根据电路表现，在整个工作频段内，转换增益超过−0.7 dB，噪声系数小于12.2 dB。

ADF4351会激活其分频器网络中的几个部分，以产生跨越多个倍频程的输出频率。电路的功耗取决于工作频率和混频器的偏置点。这些部分的组合决定着PLL的功耗。例如，当对PLL编程以输出35 MHz的频率时，器件会激活全部6个分频器网络，功耗为132 mA。该点代表器件的最差条件功耗点。类似地，ADL5801的偏置电平，可用来调节IP3和噪声系数，决定着混频器的功耗。VSET引脚用于调节器件的偏置电平。图5和图6所示为混频器的直流电流、输入IP3和噪声系数性能，表现为VSET电压的函数。

ADF4350工作频率为135 MHz至4.4 GHz，与 ADF4351引脚兼容，噪声系数略高。上面讨论的接口适用于集成VCO和差分输出的其他PLL，如ADF4350或ADF4360系列产品。集成VCO的ADF4360系列整数-N分频PLL非常适合要求固定或较窄LO频率范围的应用。这些器件有助于降低电路的功耗，其代价是相位噪声较高。对于要求一个以上输出混频器的应用来说， ADL5801可用 ADL5802取代，后者为双通道有源混频器。

上述电路是利用针对ADF4351 ( EVAL-ADF4351EB1Z) 和 ADL5801 (ADL5801-EVALZ) 的标准评估板实现的。ADF4351评估板套件包括一个参考晶振、控制软件以及器件

工作所需要的编程接口电缆。控制软件提供相应的选项，用于设置输出频率、功率水平、参考频率和各种其他特性。

表1和表2列出了为实现该应用电路在评估板上改动的组件。

表1.EVAL-ADF4351EB1Z上的组件改动情况

位置	默认值	新值
L2, L3	7.5 nH	50 Ω
L1, L4	1.9 nH	0 Ω

表2. EVAL-ADF4351EB1Z上的组件改动情况

位置	默认值	新值
T2/T4/T7	Mini-Circuits TCM1-1-13M+	0 Ω
C4, C5	100 pF	1 nF

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